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Der L3-Cache der Intel Xeon „Granite Rapids“-CPU der 6. Generation beträgt 480 MB

Intel hat kürzlich ein Update für seinen Softwareentwicklungsemulator veröffentlicht, der jetzt als Version 9.33.0 bekannt ist. InstLatX64 hat einige interessante Cache-Bezeichnungen für die Prozessoren der fünften Generation Xeon Scalable entdeckt. Die „Emerald Rapids“-Familie wurde auf der Veranstaltung „AI Everywhere“ im Dezember 2023 vorgestellt, und bald darauf standen Mustergeräte für Tester zur Verfügung. Tom’s Hardware war beeindruckt von dem dreifachen L3-Cache des Platinum 8592+ CPUs im Vergleich zur vorherigen Generation. Diese Verbesserung trug wesentlich zu verschiedenen Workloads wie künstlicher Intelligenz-Inferenz, Rechenzentrumsbetrieb, Videokodierung und allgemeinen Rechenaufgaben bei.

Das Update SDE 9.33.0 von Intel bestätigt, dass „Emerald Rapids“ über 320 MB L3-Cache verfügen wird. Die nächste Zeile enthüllt jedoch einen aufregenden Einblick in „Granite Rapids“ mit einem enormen L3-Cache von 480 MB, was einer Steigerung um das 2,8-fache im Vergleich zur vorherigen Generation entspricht. Die Intel-Prozessoren der 6. Generation Xeon, die alle P-Kern-Prozessoren umfassen, sollen voraussichtlich in der zweiten Jahreshälftes 2024 auf den Markt kommen. Intel ist offensichtlich entschlossen, im Enterprise-CPU-Markt mit AMD zu konkurrieren, obwohl AMD bereits mit seinen aktuellen L3-Cache-Bezeichnungen im Vorteil ist.

Die EPYC-CPUs in den Konfigurationen Genoa und Genoa-X bieten maximale Gesamtwerte von 384 MB bzw. 1152 MB. Intels kürzlich eingeführte „Emerald Rapids“-Serverchips gelten als starke Konkurrenz gegenüber AMDs EPYC „Bergamo“.

Quelle: whatpsu.com
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SiPearl fertigt 72-Core Rhea HPC SoC bei TSMC

SiPearl hat diese Woche die Zusammenarbeit mit Open-Silicon Research bekannt gegeben, um die nächste Generation von SoC zu produzieren, die für HPC-Zwecke entwickelt wurde. SiPearl ist Teil des Teams der European Processor Initiative (EPI) und ist für das Design des SoCs selbst verantwortlich, das als Basis für den europäischen Exascale-Supercomputer dienen soll. Von der Partnerschaft mit Open-Silicon Research verspricht sich SiPearl einen Service, der alle IP-Blöcke integriert und beim Tape-out des Chips hilft, sobald dieser fertig ist. Als Termin ist das Jahr 2023 vorgesehen, beide Unternehmen erwarten jedoch, dass der Chip bis zum 4. Quartal 2022 ausgeliefert werden kann.

Der sogenannte Rhea trägt einen 72-Kern-Arm-ISA-basierter Prozessor mit Neoverse-Zeus-Kernen, die über ein Mesh miteinander verbunden sind. Es wird 68 Mesh-Netzwerk-L3-Cache-Slices zwischen allen Kernen geben. All das wird mit TSMCs 6-nm-Extrem-Ultraviolett-Lithographie (EUV)-Technologie für die Silizium-Herstellung gefertigt werden. Das Rhea-SoC-Design wird ein 2,5D-Packaging mit vielen aneinandergereihten IP-Blöcken und HBM2E-Speicher auf dem Die verwenden. Es ist nicht bekannt, welche Konfiguration von HBM2E genau vorhanden sein wird. Das System wird auch Unterstützung für DDR5-Speicher bieten und somit zweistufigen Systemspeicher durch die Kombination von HBM und DDR ermöglichen. Wir sind gespannt, wie das finale Produkt aussehen wird und warten nun auf weitere Updates zu dem Projekt.


Quelle: SiPearl to Manufacture its 72-Core Rhea HPC SoC at TSMC Facilities

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